Solid SiC Focus Rings

1. ထုတ်ကုန်အင်္ဂါရပ်များ

● သန့်ရှင်းစင်ကြယ်မှု (GDMS အတည်ပြုထားသည်) - > 99.99995% (6N-7N အထိ) | အခန်းကို သတ္တုသဲလွန်စအန္တရာယ်များ ကင်းဝေးစေပါသည်။

● ဖွဲ့စည်းတည်ဆောက်ပုံ ခိုင်မာမှု- ≥3.21  g/cm3 | သီအိုရီအရ သိပ်သည်းဆကို ရောက်သည် ။ ဓာတ်ငွေ့ထွက်ခြင်း သို့မဟုတ် မိုက်ခရိုအမှုန်များကို ဖုံးကွယ်ရန် ကွက်လပ်များ မချန်ထားပါ။

● အပူထိန်းစနစ်- 200 - 300W/m·K | wafer-rim အပူချိန်ကို ကောင်းစွာထိန်းထားရန် အပူကို လျင်မြန်စွာ ပျံ့နှံ့စေသည်။

● Electrical Range: 0.01 - 10 Ωcm | ပလာစမာအဖုံးကို တည်ငြိမ်စေရန်နှင့် RF ချိတ်ဆက်မှုကို ပြုပြင်ရန် လိုက်လျောညီထွေရှိသော ခံနိုင်ရည်အား လိုက်လျောညီထွေရှိသော ခုခံနိုင်စွမ်းသည် ≥2500 HV | စဉ်ဆက်မပြတ်ခြောက်သွေ့သော etching စက်ဝန်းအတွင်း ပွန်းပဲ့ပျက်စီးခြင်းကို ခံနိုင်ရည်ရှိသည်။

2. Applicationsl 

● အဆင့်မြင့်လုပ်ငန်းစဉ် ပလာစမာ etching

● ပါးလွှာသော ရုပ်ရှင်အစစ်ခံခြင်းလုပ်ငန်းစဉ်များ (PECVD/ALD)

● Solid SiC etching rings များသည် အဆင့်မြင့် ချစ်ပ်ထုတ်လုပ်ရေးတွင် အဓိက စားသုံးနိုင်သော ပစ္စည်းဖြစ်ပြီး၊ wafer edge လုပ်ငန်းစဉ်များ တူညီမှုရှိစေရန်၊ အထွက်နှုန်းကို မြှင့်တင်ရန်နှင့် ပလာစမာ ထုတ်ယူခြင်းနှင့် စုဆောင်းခြင်း လုပ်ငန်းစဉ်များတွင် အစိတ်အပိုင်းများ၏ သက်တမ်းကို တိုးမြင့်စေရန်အတွက် အသုံးပြုပါသည်။

3. Fab Vulnerabilities ကို ဖြေရှင်းခြင်း။

● ပြဿနာ- မြန်ဆန်သောအပိုင်း တိုက်စားမှုမှ ငွေကုန်ကြေးကျများသော အလုပ်မလုပ်သည့်အချိန်

ပြုပြင်မှု-  Vetek ၏ CVD ကြီးထွားမှုပုံစံသည် quartz ထက် 10 မှ 20 ဆ နှေးကွေးပြီး ဆီလီကွန်အမြောက်အများထက် 3 မှ 5 ဆ နှေးကွေးသည်ကို ပြသသည်။ Fabs များသည် ထုတ်လုပ်မှုပိုမိုကြာရှည်လာပြီး အရေးပေါ်ခန်းဝင်ပေါက်များ နည်းပါးလာသည်။

● ပြဿနာ- Edge Yield ခေါက်သိမ်းခြင်း ("အနားသတ်အကျိုးသက်ရောက်မှု")

ပြုပြင်မှု- လက်စွပ်မျက်နှာအနှံ့ နှေးကွေးပြီး ခန့်မှန်းနိုင်သော ဝတ်ဆင်မှုသည် ပလာစမာအိတ်ကို အချိန်ကြာလာသည်နှင့်အမျှ တိမ်းစောင်းခြင်းမှ ရပ်တန့်စေသည်။ ၎င်းသည် wafer ပတ်၀န်းကျင်ရှိ တင်းကျပ်သော Critical Dimension (CD) ကို ထိန်းသိမ်းထားသည်။

● ပြဿနာ- Sintered-Part Shedding မှ ချို့ယွင်းချက်ပွားများ

ပြုပြင်မှု- ကျွန်ုပ်တို့၏ ဓာတ်ငွေ့အဆင့် ပေါင်းစပ်ပေါင်းစပ်မှုသည် သုညစပါး-နယ်နိမိတ်စည်းနှောင်မှု သို့မဟုတ် သတ္တုဖြည့်စာများနောက်တွင် ကျန်ရစ်သည်။ ဤအားနည်းသောအစက်အပြောက်များမရှိလျှင် လက်စွပ်သည် wafer မျက်နှာပြင်ပေါ်ရှိ micro-masking ချို့ယွင်းချက်ဖြစ်စေမည်မဟုတ်ပါ။

4. အံဝင်ခွင်ကျ အင်ဂျင်နီယာ ပံ့ပိုးမှု

● Tool Drop-In ပေါင်းစည်းခြင်း- Lam၊ AMAT နှင့် TEL ကဲ့သို့သော ကမ္ဘာလုံးဆိုင်ရာ Echer အမှတ်တံဆိပ်များ၏ တင်းကျပ်သော အကွာအဝေးသတ်မှတ်ချက်များနှင့် ကိုက်ညီရန် စိတ်ကြိုက်စက်ဖြင့် ပြုလုပ်ထားသည်။

● Resistivity Matching- အတွဲတစ်ခုစီ၏ လျှပ်စစ်ပရိုဖိုင်ကို ကျွန်ုပ်တို့သည် သင်၏သတ်သတ်မှတ်မှတ် ဟင်းချက်နည်းဘောင်ကန့်သတ်ချက်များနှင့် ကိုက်ညီအောင် ချိန်ညှိပေးပါသည်။

● အဆင့်မြင့်ပြင်ဆင်မှုများ- ကြမ်းတမ်းသောမျက်နှာပြင်များကို ချောချောမွေ့မွေ့ဖြစ်စေရန် အလွန်သန့်ရှင်းသော ဓာတုဗေဒစက်ပိုင်းဆိုင်ရာ အစီအစဉ်ရေးဆွဲခြင်း (CMP) ကို အသုံးချပြီး အစောပိုင်း ဟင်းခတ်အမွှေးအကြိုင်များအတွင်း အမှုန်အမွှားအရေအတွက်ကို လျှော့ချပေးသည်။

● ရှုပ်ထွေးသောပုံစံ-အချက်များ- ကျွန်ုပ်တို့သည် ဆန်းကျယ်သော၊ အဆင့်များစွာသော အစွန်းကွင်းများနှင့် ယှက်ကွင်းဆက်တင်များပေါ်တွင် တင်းကျပ်စွာသည်းခံနိုင်မှု (±0.01mm) ရှိသည်။

Vetek Semiconductor ဂိုဒေါင်-