အဆိုပါ chip ထုတ်လုပ်မှုလုပ်ငန်းစဉ် (2/2) ၏အပြည့်အစုံ (2/2) မှအပြည့်အစုံ: wafer ကနေထုပ်ပိုးခြင်းနှင့်စမ်းသပ်ခြင်း

Semiconductor ထုတ်ကုန်တစ်ခုစီ၏ထုတ်လုပ်ခြင်းသည်ရာနှင့်ချီသောလုပ်ငန်းစဉ်များလိုအပ်သည်။ ထုတ်လုပ်မှုလုပ်ငန်းစဉ်တစ်ခုလုံးကိုအဆင့်ရှစ်ဆင့်ခွဲထားသည်။Wafer procession - oxidation - potolithography - actolithography - petching - Phet Combone - InterConnection - Testration - Packaging.

---

အဆင့် 5: ပါးလွှာသောရုပ်ရှင်အစစ်ခံ

ချစ်ပ်အတွင်းရှိ micro devices များကိုဖန်တီးရန်ကျွန်ုပ်တို့သည်ပါးလွှာသောရုပ်ရှင်ကားများကိုစဉ်ဆက်မပြတ်သိုလှောင်ထားရန်နှင့်ပိုလျှံသောအစိတ်အပိုင်းများကိုစွဲစွဲမြဲမြဲဆုပ်ကိုင်ထားရန်နှင့်ကွဲပြားခြားနားသောကိရိယာများကိုခွဲခြားရန်အချို့ပစ္စည်းများထည့်သွင်းရန်လိုအပ်သည်။ Transistor (သို့) မှတ်ဉာဏ်ဆဲလ်တစ်ခုစီသည်အထက်ပါဖြစ်စဉ်ကို ဖြတ်. တစ်ဆင့်ပြီးတစ်ဆင့်တည်ဆောက်ထားသည်။ ဤတွင်ကျွန်ုပ်တို့ပြောနေသည့် "ပါးလွှာသောရုပ်ရှင်" သည်သာမန်စက်မှုလုပ်ငန်းပြုပြင်ခြင်းနည်းလမ်းများဖြင့်ထုတ်လုပ်လို့မရသော micron 1 သန်းထက်နည်းသောအထူရှိသော "ရုပ်ရှင်" ကိုရည်ညွှန်းသည်။ Wafer တွင်လိုအပ်သောမော်လီကျူးသို့မဟုတ်အက်တမ်ယူနစ်များပါ 0 င်သည့်ရုပ်ရှင်ကိုအသုံးပြုနေသည့်ရုပ်ရှင်ကို "အစစ်ခံ" ဖြစ်သည်။

Multi-layer semiconductor ဖွဲ့စည်းပုံကိုဖွဲ့စည်းရန်ကျွန်ုပ်တို့သည်ပါးလွှာသောသတ္တုများနှင့် diergulate (insulatratic) ရုပ်ရှင်ဇာတ်ကားများကိုပထမ ဦး ဆုံးပြုလုပ်ရန်လိုအပ်ပြီး၎င်းသည် petcher film files နှင့် dielectric (insulatraturatrulatric) ရုပ်ရှင်ကားများကိုအခြားအရာများစွာကိုအစားထိုးရန်လိုအပ်သည်။ အစစ်ခံဖြစ်စဉ်များအတွက်အသုံးပြုနိုင်သည့်နည်းစနစ်များမှာဓာတုပစ္စည်းအငွေ့ (CVD), အက်တမ်အလွှာအစစ်ခံ (ALD) နှင့်ရုပ်ပိုင်းဆိုင်ရာအငွေ့အငှား (PVD) နှင့်ဤနည်းစနစ်များကို အသုံးပြု. နည်းလမ်းများကိုခြောက်သွေ့သောစုပ်ယူမှုများပါဝင်သည်။

ဓာတုအငွေ့ (CVD)

ဓာတုအငွေ့အငွေ့စုဆောင်းမှုတွင်ပခုံးပေါ်ရှိပင့်ဘ 0 တ်၏မျက်နှာပြင်ပေါ်ရှိပါးလွှာသောရုပ်ရှင်များကိုဖွဲ့စည်းရန်ရှေ့တန်းဓာတ်ငွေ့များ၌ဓာတ်ငွေ့များပေါ်တွင်တုန့်ပြန်ခြင်းအခန်းထဲတွင်ဓာတ်ငွေ့များ၌တုန့်ပြန်မှုရှိခဲ့သည်။ Plasma-Enhanced ဓာတုသိုလှောင်ထားသောအငွေ့မိုးသည်ဓာတ်ပေါင်းဖိုဓာတ်ငွေ့များကိုထုတ်လုပ်ရန် Plasma ကိုအသုံးပြုသည်။ ဤနည်းလမ်းသည်တုံ့ပြန်မှုအပူချိန်ကိုလျော့နည်းစေသည်။ အပူချိန်အထိခိုက်မခံသောအဆောက်အအုံများအတွက်အကောင်းဆုံးဖြစ်သည်။ ပလာစမာကိုအသုံးပြုခြင်းသည်အစစ်မများအရေအတွက်ကိုလျှော့ချနိုင်သည်။

အနုမြူအလွှာအစစ်ခံ (ald)

အက်တမ်အလွှာအစစ်ခံများသည်တစ်ချိန်တည်းတွင်အက်တမ်အလွှာအနည်းငယ်ကိုသာအပ်နှံခြင်းဖြင့်ပါးလွှာသောရုပ်ရှင်များကိုဖြစ်ပေါ်စေသည်။ ဤနည်းလမ်း၏သော့ချက်မှာအချို့သောအမိန့်တွင်လုပ်ဆောင်ပြီးကောင်းမွန်သောထိန်းချုပ်မှုကိုထိန်းသိမ်းထားသောလွတ်လပ်သောခြေလှမ်းများလှမ်းရန်ဖြစ်သည်။ Wafer မျက်နှာပြင်ကိုရှေ့ပြေးပုံစံဖြင့်ဖုံးအုပ်ထားခြင်းသည်ပထမခြေလှမ်းဖြစ်သည်။

ရုပ်ပိုင်းဆိုင်ရာအငွေ့ (PVD)

နာမတော်သည်အဓိပ္ပာယ်သက်ရောက်သည်နှင့်အမျှရုပ်ပိုင်းဆိုင်ရာအငွေ့အယူအဆသည်ရုပ်ပိုင်းဆိုင်ရာနည်းလမ်းများဖြင့်ပါးလွှာသောရုပ်ရှင်များကိုဖွဲ့စည်းခြင်းကိုရည်ညွှန်းသည်။ Sputtering ဆိုသည်မှာရုပ်ပိုင်းဆိုင်ရာအငွေ့အခြေခံနည်းလမ်းဖြစ်သည်။ အချို့ဖြစ်ရပ်များတွင်ခရမ်းလွန်ဓာတ်အပူကုသမှု (UVTP) ကဲ့သို့သောနည်းစနစ်များဖြင့်အပ်နှံထားသောရုပ်ရှင်ကိုကုသ။ တိုးတက်စေနိုင်သည်။

အဆင့် 6: Internonnection

Semiconductors ၏စီးပွန်မှုသည် conductor များနှင့် conductor မဟုတ်သူများ (i.e. insulators) အကြားဖြစ်သည်။ ၎င်းသည်လျှပ်စစ်ဓာတ်အားစီးဆင်းမှုကိုအပြည့်အဝထိန်းချုပ်ရန်ခွင့်ပြုသည်။ Wafer-based lithography, actching and composition လုပ်ငန်းစဉ်များသည်စစ်စို့ကဲ့သို့သောအစိတ်အပိုင်းများကိုတည်ဆောက်နိုင်သည်။ သို့သော်၎င်းတို့သည်အာဏာနှင့်အချက်ပြမှုများကိုထုတ်လွှင့်ခြင်း,

ဒြပ်စင်များကို circuit ည့်သည်အပြန်အလှန်ဆက်သွယ်မှုအတွက်အသုံးပြုသည်။ Semiconductors အတွက်အသုံးပြုသည့်သတ္တုများသည်အောက်ပါအခြေအနေများနှင့်ကိုက်ညီရန်လိုအပ်သည်။

·အနိမ့်ခံနိုင်ရည်- သတ္တုဆားကစ်များသည်လက်ရှိ pass လုပ်ရန်လိုအပ်သည့်အတွက်၎င်းတို့တွင်သတ္တုများသည်ခုခံနိုင်မှုနိမ့်ကျသင့်သည်။

· thermochememical တည်ငြိမ်မှု- သတ္တုအပြန်အလှန်ဆက်သွယ်မှုလုပ်ငန်းစဉ်အတွင်းသတ္တုပစ္စည်းများ၏ဂုဏ်သတ္တိများသည်မပြောင်းလဲနိုင်သေးပါ။

·မြင့်မားသောယုံကြည်စိတ်ချရ- ပေါင်းစပ်ထားသော circuit နည်းပညာဖွံ့ဖြိုးတိုးတက်လာသည်နှင့်အမျှသတ္တုအပြန်အလှန်ဆက်သွယ်မှုပစ္စည်းများပမာဏအနည်းငယ်သာပင်ကြာရှည်ခံနိုင်မှုရှိရမည်။

·ထုတ်လုပ်မှုကုန်ကျစရိတ်ဖြေ - ပထမအကြိမ်သုံးခုကိုပြည့်မီရင်တောင်ပစ္စည်းကုန်ကျစရိတ်ဟာအစုလိုက်အပြုံလိုက်ထုတ်လုပ်မှုလိုအပ်ချက်ကိုဖြည့်ဆည်းပေးဖို့အရမ်းမြင့်တယ်။

အပြန်အလှန်ဆက်သွယ်မှုလုပ်ငန်းစဉ်သည်အဓိကအားဖြင့်ပစ္စည်းနှစ်ခု, လူမီနီယမ်နှင့်ကြေးနီကိုအသုံးပြုသည်။

အလူမီနီယံ Internonnection လုပ်ငန်းစဉ်

အလူမီနီယမ်အပြန်အလှန်ဆက်သွယ်မှုဖြစ်စဉ်သည်အလူမီနီယမ်အစစ်ခံခြင်း, Photoresist Application, အထက်ပါအဆင့်များပြီးဆုံးသွားသောအခါ photolithography, etching နှင့် comstiting နှင့် scittion လုပ်ခြင်းလုပ်ငန်းစဉ်များသည်အပြန်အလှန်ဆက်သွယ်မှုပြီးဆုံးသည်အထိထပ်ခါတလဲလဲပြုလုပ်သည်။

အလွန်အစွမ်းထက်တဲ့ cittimity ကိုအပြင်, အလူမီနီယမ်သည် potolithograph, ထို့အပြင်၎င်းတွင်ကုန်ကျစရိတ်သက်သာပြီးအောက်ဆိုဒ်ရိုက်ကူးရန်ကောင်းသောကော်များရှိသည်။ ၎င်း၏အားနည်းချက်များမှာ၎င်းသည် corsode လုပ်ရန်လွယ်ကူခြင်းနှင့်အရည်ပျော်မှတ်နိမ့်ရှိသည်။ ထို့အပြင်အလူမီနီယမ်ကိုဆီလီကွန်နှင့်ဆက်သွယ်ခြင်းနှင့်ဆက်သွယ်မှုပြ problems နာများဖြစ်ပေါ်စေခြင်းမှကာကွယ်ရန်တားဆီးရန်နှင့်ဆက်သွယ်မှုပြ problems နာများဖြစ်ပေါ်စေရန်သတ္တုသိုက်များကိုဖြည့်စွက်ရန်လိုအပ်သည်။ ဤအပ်ငွေကို "အတားအဆီးသတ္တု" ဟုခေါ်သည်။

အလူမီနီယမ်ဆားကစ်များကိုအစစ်ခံဖြင့်ဖွဲ့စည်းသည်။ Waffer သည်လေဟာနယ်အခန်းထဲဝင်ပြီးနောက်အလူမီနီယံအမှုန်များမှဖွဲ့စည်းထားသောပါးလွှာသောရုပ်ရှင်သည် wafer ကိုလိုက်နာရမည်။ ဤလုပ်ငန်းစဉ်ကိုဓာတုအခိုးအငွေ့စုပ်ယူမှုနှင့်ရုပ်ပိုင်းဆိုင်ရာအငှားစုပ်ယူမှုများပါ 0 င်သော "အငွေ့စုဆောင်းခြင်း (VD) ဟုခေါ်သည်။

ကြေးနီ Internonnection လုပ်ငန်းစဉ်

Semiconductor ဖြစ်စဉ်များသည်ပိုမိုရှုပ်ထွေးပြီးကိရိယာအရွယ်အစားများဖြစ်လာသည်နှင့်အမျှအလူမီနီယံဆားကစ်များ၏ဆက်သွယ်မှုအမြန်နှုန်းနှင့်လျှပ်စစ်လျှပ်စစ်ဂုဏ်သတ္တိများသည်လုံလောက်မှုမရှိတော့ဘဲအရွယ်အစားနှင့်ကုန်ကျစရိတ်လိုအပ်ချက်များကိုဖြည့်ဆည်းပေးရန်လိုအပ်သည်။ ကြေးနီသည်လူမီနီယမ်ကိုအစားထိုးနိုင်သည့်ပထမအကြိမ်တွင်၎င်းမှာခုခံနိုင်မှုနိမ့်ကျခြင်း, Copper သည်ပိုမိုယုံကြည်စိတ်ချရသည့်အတွက်လျှပ်စစ်ရှုံးနိမ့်ခြင်း,

သို့သော်ကြေးနီသည်ဒြပ်ပေါင်းများကိုအလွယ်တကူမဖွဲ့စည်းနိုင်ပါ။ ဤပြ problem နာကိုဖြေရှင်းရန်အတွက်ကြေးနီကိုကိုင်ထားမည့်အစားလိုအပ်သည့်တုတ်ကျင်းများနှင့်ဗိုက်ကန်များပါဝင်သည်။

ကြေးနီအက်တမ်များသည် dielectric သို့ကူးစက်တတ်လာသည်နှင့်အမျှအဆုံးစွန်သောသူ၏ insulation သည်မိတ္တူကူးပြီးအတားအဆီးအလွှာကိုနောက်ထပ်ပျံ့နှံ့စေသည့်အတားအဆီးအလွှာကိုဖန်တီးသည်။ ပါးလွှာသောကြေးနီမျိုးစေ့အလွှာကိုအတားအဆီးအလွှာပေါ်တွင်ဖွဲ့စည်းထားသည်။ ဤအဆင့်သည် electroplating ကို Copper နှင့်အပြည့်အ 0 ဖြည့်ခြင်းဖြစ်သည့် electroplating ကိုခွင့်ပြုသည်။ ဖြည့်ပြီးနောက်, ပိုလျှံသောကြေးနီကိုသတ္တုဓာတုဗေဒစက်မှုဇုန် polishing (CMP) မှဖယ်ရှားနိုင်သည်။ ပြီးစီးပြီးနောက်အောက်ဆိုဒ်ရိုက်ကူးမှုကိုအပ်နှံနိုင်ပြီးပိုလျှံသောရုပ်ရှင်ကို photolithography နှင့် underting လုပ်ငန်းစဉ်များဖြင့်ဖယ်ရှားနိုင်သည်။ အထက်ပါလုပ်ငန်းစဉ်ကိုကြေးနီအပြန်အလှန်ဆက်သွယ်မှုပြီးဆုံးသည်အထိထပ်ခါတလဲလဲပြုလုပ်ရန်လိုအပ်သည်။

အထက်ပါနှိုင်းယှဉ်ချက် မှစ. ကြေးနီအပြန်အလှန်ဆက်သွယ်မှုနှင့်အလူမီနီယမ်အပြန်အလှန်ဆက်သွယ်မှုအကြားခြားနားချက်မှာကြေးနီကိုသတ္တု CMP မှဖယ်ရှားခြင်းထက်သတ္တု cmp ဖြင့်ဖယ်ရှားပစ်နိုင်ကြောင်းတွေ့မြင်နိုင်သည်။

အဆင့် 7: စမ်းသပ်ခြင်း

စမ်းသပ်မှု၏အဓိကရည်မှန်းချက်မှာ Semiconductor ချစ်ပ်အရည်အသွေးသည်စံသတ်မှတ်ချက်ထုတ်ကုန်များကိုဖယ်ရှားရန်နှင့်ချစ်ပ်၏ယုံကြည်စိတ်ချရမှုကိုတိုးတက်စေရန်အတွက်အချို့သောစံသတ်မှတ်ချက်ရှိမရှိစစ်ဆေးရန်ဖြစ်သည်။ ထို့အပြင်ချို့ယွင်းချက်ရှိသောထုတ်ကုန်များစမ်းသပ်ပြီးသောထုပ်ပိုးသည့်ခြေလှမ်းကိုမထည့်ပါ။ ၎င်းသည်ကုန်ကျစရိတ်နှင့်အချိန်ကိုသက်သာစေရန်ကူညီသည်။ အီလက်ထရောနစ်သေဆုံးခြင်း (ED များ) သည် wafers များအတွက်စမ်းသပ်မှုနည်းလမ်းဖြစ်သည်။

EDS သည် WAFFER ပြည်နယ်ရှိချစ်ပ်တစ်ခုစီ၏လျှပ်စစ်သွင်ပြင်လက္ခဏာများကိုစစ်ဆေးပြီး semiconductor အထွက်နှုန်းတိုးတက်လာသည်။ EDS ကိုအောက်ပါအတိုင်းအဆင့်ငါးဆင့်ခွဲခြားနိုင်သည်။

01 လျှပ်စစ် parameteric parameter သည်စောင့်ကြည့်လေ့လာခြင်း (EPM)

EPM သည် Semiconductor Chip Testing တွင်ပထမဆုံးခြေလှမ်းဖြစ်သည်။ ဒီအဆင့်ဟာစက်ပစ္စည်းတစ်ခုစီကို (Transistors, Capacitors နဲ့ diodes တွေအပါအ 0 င်) ကိုစစ်ဆေးလိမ့်မယ်။ EMM ၏အဓိကလုပ်ဆောင်ချက်သည်လျှပ်စစ်ဓာတ်အားထုတ်လုပ်မှုလုပ်ငန်းစဉ်များနှင့်ထုတ်ကုန်စွမ်းဆောင်ရည်ကိုတိုးတက်စေရန်အသုံးပြုသောလျှပ်စစ်ဆိုင်ရာလက္ခဏာများကိုတိုင်းတာရန်ဖြစ်သည်။

02 wafer အိုမင်းခြင်းစမ်းသပ်မှု

Semiconductor ချို့ယွင်းချက်နှုန်းသည်ရှုထောင့်နှစ်ခုမှလာသည်, အလားအလာရှိသောချို့ယွင်းချက်များကိုရှာဖွေတွေ့ရှိခြင်းဖြင့်နောက်ဆုံးပေါ်ထုတ်ကုန်များရှာဖွေတွေ့ရှိနိုင်သည့်ထုတ်ကုန်များကိုရှာဖွေရန်နောက်ဆုံးအဆင့်တွင်ရှိသောထုတ်ကုန်များရှိနိုင်သည့်ထုတ်ကုန်များကိုရှာဖွေရန်အတွက် Wafer Aging Test သည်အပူချိန်နှင့် AC / DC voltage ကိုစစ်ဆေးရန်ကိရိယာများကိုစစ်ဆေးရန်ရည်ညွှန်းသည်။

03 ရှာဖွေတွေ့ရှိ

အိုမင်းခြင်းစမ်းသပ်မှုပြီးဆုံးသွားသောအခါ Semiconductor Chip ကိုစမ်းသပ်စက်နှင့်ချိတ်ဆက်ရန်လိုအပ်သည်။ ထို့နောက်သက်ဆိုင်ရာ semiconductor လုပ်ဆောင်ချက်များကိုအတည်ပြုရန်အပူချိန်, တိကျသောစမ်းသပ်မှုအဆင့်များအကြောင်းဖော်ပြချက်အတွက်စားပွဲပေါ်မှာကြည့်ပါ။

04 ပြုပြင်

ပြုပြင်ခြင်းသည်အရေးအကြီးဆုံးသောစမ်းသပ်မှုအဆင့်မှာပြ on နာအချို့ကိုပြ on နာများကိုအစားထိုးခြင်းဖြင့်ပြန်လည်ပြုပြင်နိုင်သည်။

05 Dotting

လျှပ်စစ်စစ်ဆေးမှုကိုမအောင်မြင်သောချစ်ပ်များသည်ယခင်အဆင့်များ၌ခွဲခြားထားသော်လည်း၎င်းတို့ကိုခွဲခြားရန်မှတ်သားရန်လိုအပ်နေဆဲဖြစ်သည်။ အရင်တုန်းကသူတို့ဟာအဝတ်အချည်းစည်းမျက်စိနဲ့ဖော်ထုတ်နိုင်ဖို့အထူးင်မှင်ခံယူတဲ့ချစ်ပ်တွေကိုအထူးမင်ပါ 0 င်ဖို့လိုတယ်။

အဆင့် 8: ထုပ်ပိုး

ယခင်ဖြစ်စဉ်များအပြီးတွင် Wafer သည်စတုရန်းချစ်ပ်များ ("တစ်ခုတည်းသောချစ်ပ်များ" ဟုလည်းလူသိများသည်။ ) နောက်တစ်ခုမှာဖြတ်တောက်ခြင်းအားဖြင့်တစ် ဦး ချင်းချစ်ပ်များကိုရယူရန်ဖြစ်သည်။ အသစ်ဖြတ်တောက်ခြင်းချစ်ပ်များသည်အလွန်ပျက်စီးလွယ်ပြီးလျှပ်စစ်အချက်ပြမှုများကိုဖလှယ်ခြင်းမပြုနိုင်သောကြောင့်၎င်းတို့ကိုသီးခြားစီလုပ်ဆောင်ရန်လိုအပ်သည်။ ဤလုပ်ငန်းစဉ်သည် semiconductor ချစ်ပ်အပြင်ဘက်တွင်အကာအကွယ်အခွံတစ်ခုပြုလုပ်ရန်နှင့်ပြင်ပအချက်ပြမှုများကိုပြင်ပမှလျှပ်စစ်အချက်ပြမှုများကိုပြုလုပ်ရန်ပါ 0 င်သည်။ ထုပ်ပိုးခြင်းလုပ်ငန်းစဉ်တစ်ခုလုံးကို wafer မြင်ကွင်း, တစ်ခုတည်းသော chinconnection, internonnection,

01 wafer မြင်ကွင်း

မရေမတွက်နိုင်သောမရေမတွက်နိုင်သောစီစဉ်ထားသောချစ်ပ်များကိုဖြတ်တောက်နိုင်ရန်အတွက်ကျွန်ုပ်တို့သည်အထူသည်ထုပ်ပိုးခြင်းလုပ်ငန်း၏လိုအပ်ချက်များနှင့်ကိုက်ညီသည်အထိပင့်ကူရေး၏နောက်ကျောကိုဂရုတစိုက်ဂရုတစိုက်ပြုလုပ်ရမည်။ ကြိတ်ခွဲပြီးနောက် Semiconductor ချစ်ပ်ကိုကွဲကွာမချင်းအထိ spait ပေါ်ရှိစာရေးကိရိယာတွင်စာရေးတံဝါကိုဖြတ်နိုင်သည်။

Wafer Sawing Technology အမျိုးအစားသုံးမျိုးရှိသည်။ Blade Dicing သည် Diamond Blade ကို အသုံးပြု. Wafer ကိုဖြတ်တောက်ရန်အတွက်စိန်ဓါးကိုအသုံးပြုခြင်းဖြစ်ပြီး၎င်းသည်ပွတ်တိုက်အပူနှင့်အပျက်အစီးများကိုကျရောက်စေနိုင်သည့်အရာဖြစ်သည်။ လေဆာရောင်ခြည်သည်ပိုမိုမြင့်မားသောတိကျမှုရှိပြီးပါးလွှာသောအထူသို့မဟုတ် scribe scribe line spacing ဖြင့်အလွယ်တကူကိုင်တွယ်နိုင်သည်။ Plasma Dicing သည် Plasma etching ၏နိယာမကိုအသုံးပြုသည်။

02 တစ်ခုတည်း wafer ပူးတွဲမှု

Chips အားလုံးသည် wafer မှကွဲကွာသွားပြီးတစ် ဦး ချင်းချစ်ပ်များ (ခဲ fatch) သို့တစ် ဦး ချင်းစီချစ်ပ်များ (ခဲ fratch) သို့ပူးတွဲပါရန်လိုအပ်သည်။ အလွှာ၏ function သည် semiconductor ချစ်ပ်များကိုကာကွယ်ရန်နှင့်လျှပ်စစ်အချက်ပြမှုများကိုပြင်ပ circuit များနှင့်ဖလှယ်ရန်ဖြစ်သည်။ အရည်သို့မဟုတ်အစိုင်အခဲတိပ်ခွေကော်များကိုချစ်ပ်များကိုပူးတွဲရန်အသုံးပြုနိုင်သည်။

03 အပြန်အလှန်ဆက်သွယ်မှု

chip ကိုအလွှာသို့ပူးတွဲပါကလျှပ်စစ်ဆိုင်ရာအချက်အချာကျသောငွေလဲလှယ်မှုကိုရရှိရန်နှစ် ဦး ၏အကြောင်းအရာအချက်များနှင့်ဆက်သွယ်ရန်လိုအပ်သည်။ ဤအဆင့်တွင်အသုံးပြုနိုင်သည့် connection method နှစ်ခုရှိသည်။ ဝါယာကြိုးနှောင်ကြိုးသည်ရိုးရာနည်းလမ်းဖြစ်သည်။ Flip Chip Bonding နည်းပညာသည် Semiconductor ထုတ်လုပ်မှုကိုအရှိန်မြှင့်နိုင်သည်။

04 မှို

Semiconductor ချစ်ပ်၏ဆက်သွယ်မှုပြီးဆုံးသွားသောအခါအပူချိန်နှင့်စိုထိုင်းဆကဲ့သို့သော Semiconductor ပေါင်းစပ်ထားသော circuit ကိုကာကွယ်ရန် chip ၏အပြင်ဘက်သို့အထုပ်တစ်ခုထည့်ရန်ပုံသွင်းခြင်းလုပ်ငန်းစဉ်လိုအပ်သည်။ Package မှိုကိုလိုအပ်သလိုပြုလုပ်ပြီးနောက်ကျွန်ုပ်တို့သည် Semiconductor ချစ်ပ်နှင့် epoxy မှိုဒြပ်ပေါင်း (EMC) ကိုမှိုထဲသို့ထည့်ပြီးတံဆိပ်ခတ်ရန်လိုအပ်သည်။ တံဆိပ်ခတ်ချစ်ပ်သည်နောက်ဆုံးပုံစံဖြစ်သည်။

05 ထုပ်ပိုးစမ်းသပ်မှု

သူတို့ရဲ့နောက်ဆုံးပုံစံကိုရထားပြီးဖြစ်သောချစ်ပ်များသည်နောက်ဆုံးချွတ်ယွင်းချက်ကိုစစ်ဆေးရမည်။ နောက်ဆုံးစမ်းသပ်မှုဝင်သော Semiconductor ချစ်ပ်များအားလုံးသည် Semiconductor ချစ်ပ်များဖြစ်သည်။ ၎င်းတို့ကိုစမ်းသပ်ကိရိယာများတွင်ထားရှိပြီးလျှပ်စစ်, အလုပ်လုပ်သောနှင့်မြန်နှုန်းစစ်ဆေးမှုများအတွက်ဗို့အား, အပူချိန်နှင့်စိုထိုင်းဆကဲ့သို့သောအခြေအနေအမျိုးမျိုးကိုသတ်မှတ်ထားလိမ့်မည်။ ဤစစ်ဆေးမှုရလဒ်များကိုချို့ယွင်းချက်များကိုရှာဖွေရန်နှင့်ထုတ်ကုန်အရည်အသွေးနှင့်ထုတ်လုပ်မှုထိရောက်မှုကိုတိုးတက်စေရန်အသုံးပြုနိုင်သည်။

ထုပ်ပိုးနည်းပညာဆင့်ကဲဖြစ်စဉ်

ချစ်ပ်အရွယ်အစားလျော့နည်းသွားပြီးစွမ်းဆောင်ရည်လိုအပ်ချက်များတိုးများလာသည်နှင့်အမျှ package များသည်လွန်ခဲ့သောနှစ်အနည်းငယ်အတွင်းထုပ်ပိုးမှုများစွာကိုရရှိခဲ့သည်။ အချို့သောအနာဂတ်နှင့်ဆိုင်သောထုပ်ပိုးမှုနည်းပညာများနှင့်ဖြေရှင်းနည်းများတွင် WAFER-Level Packaging (WLP), Prodites Packaging (RDL) နည်းပညာကဲ့သို့သောအစဉ်အလာအရအဆုံးဖြစ်စဉ်များအတွက်အစုံအလင်များ,

အဆင့်မြင့်ထုပ်ပိုးဆိုတာဘာလဲ။

ရိုးရာထုပ်ပိုးမှုသည် chip တစ်ခုစီကို wafer မှ ဖြတ်. မှိုထဲထည့်ရန်လိုအပ်သည်။ Wafer-level ထုပ်ပိုးမှု (WLP) သည်အဆင့်မြင့်ထုပ်ပိုးသည့်နည်းပညာအမျိုးအစားဖြစ်ပြီး, WLP ၏လုပ်ငန်းစဉ်သည်ပထမ ဦး ဆုံးထုပ်ပိုးခြင်းနှင့်စမ်းသပ်ခြင်းဖြစ်ပါသည်, ရိုးရာထုပ်ပိုးမှုနှင့်နှိုင်းယှဉ်လျှင် WLP ၏အားသာချက်သည်ထုတ်လုပ်မှုကုန်ကျစရိတ်ဖြစ်သည်။

အဆင့်မြင့်ထုပ်ပိုးကို 2D ထုပ်ပိုးခြင်း, 2.5D ထုပ်ပိုးခြင်းနှင့် 3D ထုပ်ပိုးခြင်းသို့ခွဲခြားနိုင်သည်။

အသေးစား 2D ထုပ်ပိုး

အစောပိုင်းတွင်ဖော်ပြခဲ့သည့်အတိုင်းထုပ်ပိုးခြင်းလုပ်ငန်းစဉ်၏အဓိကရည်ရွယ်ချက်မှာ Semiconductor ချစ်ပ်ကိုအပြင်ဘက်သို့ပို့ခြင်းပါဝင်သည်။ ဤရွေ့ကားအဖုကိုပန်ကာ -in နှင့်ပန်ကာအဖြစ်ခွဲခြားထားသည်။ ယခင်ပန်ကာပုံသဏ် in ာန်သည်ချစ်ပ်အတွင်း၌ရှိနေသည်။ ကျွန်ုပ်တို့သည် input / output signal I / O (input / output) ကိုခေါ်။ input / output ကို i / o ရေတွက်ဟုခေါ်သည်။ i / o ရေတွက်ခြင်းသည်ထုပ်ပိုးခြင်းနည်းလမ်းကိုဆုံးဖြတ်ရန်အတွက်အရေးကြီးသောအခြေခံဖြစ်သည်။ အကယ်. I / O အရေအတွက်နိမ့်ပါက Fan-in ထုပ်ပိုးမှုကိုအသုံးပြုသည်။ ထုပ်ပိုးပြီးပြီးနောက် chip အရွယ်အစားသည်မပြောင်းလဲပါကဤလုပ်ငန်းစဉ်ကို chip-scale packaging (CSP) သို့မဟုတ် wafer-level chip chip-level chip-level chip-level chip-level chip-level chip-level chip-level chip-level chip-level chip-level chip-level chip-level chip-level chip-level chip-level chip-level packaging (WLCSP) ဟုလည်းခေါ်သည်။ အကယ်. I / O အရေအတွက်မြင့်မားသည်ဆိုပါက Fan-out ထုပ်ပိုးခြင်းကိုများသောအားဖြင့်အသုံးပြုသည်။ ဒါက "fan-out wafer-level ထုပ်ပိုး (fowlp) ။ "

2.5D ထုပ်ပိုး

2.5D ထုပ်ပိုးသည့်နည်းပညာသည် comps အမျိုးအစားနှစ်ခုသို့မဟုတ်နှစ်ခုထက်ပိုသော package တစ်ခုတည်းသို့နှစ်မျိုးသို့မဟုတ်ထိုထက်ပိုသော package တစ်ခုတည်းထဲသို့ထည့်သွင်းနိုင်သည်။ အများဆုံးအသုံးပြုသော 2.5D packaging method သည် Memory နှင့် Logic Chips ကိုဆီလီကွန် Interposer မှတဆင့်တစ်ခုတည်းသောအထုပ်တစ်ခုထဲသို့ထည့်ရန်ဖြစ်သည်။ 2.5D ထုပ်ပိုးမှုသည်ဆီလီကွန် Vias (TSVs), Micro Wascs နှင့်ကောင်းမွန်သောအစေး RDLs ကဲ့သို့သောအဓိကနည်းပညာများလိုအပ်သည်။

3D ထုပ်ပိုး

3D ထုပ်ပိုးသည့်နည်းပညာသည် chips အမျိုးအစားနှစ်ခုသို့မဟုတ်နှစ်ခုထက်ပိုသော package တစ်ခုတည်းသို့ထည့်သွင်းထားနိုင်သော်လည်းအချက်ပြများကိုဒေါင်လိုက်ချမှတ်ရန်ခွင့်ပြုနေစဉ်။ ဤနည်းပညာသည်ငယ်ရွယ်ပြီးပိုမိုမြင့်မားသော semiconductor ချစ်ပ်များအတွက်သင့်တော်သည်။ TSV ကိုမြင့်မားသော I / O ပမာဏရှိသောချစ်ပ်များနှင့်ဝါယာကြိုးနှောင်ကြိုးများကိုကျွန်ုပ် / o အရေအတွက်နည်းသောချစ်ပ်များဖြင့်အသုံးပြုနိုင်ပြီးဆုံးပါးများကိုဒေါင်လိုက်စီစဉ်ထားသည့် signal system တစ်ခုပြုလုပ်နိုင်သည်။ 3D ထုပ်ပိုးမှုအတွက်လိုအပ်သောအဓိကနည်းပညာများမှာ TSV နှင့် Micro-Micro Bump Technology တို့ပါဝင်သည်။

ယခုအချိန်အထိ Semiconductor ထုတ်ကုန်ထုတ်လုပ်မှု၏လှေကားရှစ်လှေကားရှစ်လှေကားရှစ်လှေကားထစ် "Wafer procession - oxidation - photolithography - thinconnography - thinconnection - The Interconnection - TestConnection - TestConnection" ကိုအပြည့်အဝမိတ်ဆက်ခဲ့သည်။ "သဲ" မှ "Chips" သို့ "Chips" မှ "Chips" မှ "chips နည်းပညာ" ကို "ရွှေထဲသို့ကျောက်တုံးများ" ၏အစစ်အမှန်ဗားရှင်းကိုလုပ်ဆောင်နေသည်။

---

Vetek Semiconductor သည်တရုတ်ထုတ်လုပ်သူဖြစ်သည်Tantalum carbide အပေါ်ယံ, Silicon carbide အပေါ်ယံပိုင်း, အထူးဂိဒ်, ဆီလီကွန်ကာဘက်ကာဗွန်ကြွေထည်နှင့်အခြား semiconductor ceramics။ Vetek Semiconductor သည် SicMonductor Industry အတွက်အမျိုးမျိုးသော Sic Wafer ထုတ်ကုန်များအတွက်အဆင့်မြင့်ဖြေရှင်းချက်များပေးရန်ကတိကဝတ်ပြုထားသည်။

အထက်ပါထုတ်ကုန်များကိုသင်စိတ်ဝင်စားပါကကျွန်ုပ်တို့အားတိုက်ရိုက်ဆက်သွယ်ပါ။  

MOB: + 86-180 6922 0752

WhatsApp: +86 180 6922 0752

အီးမေးလ် - Anny@veteksemi.com